OldComp.cz

Komunitní diskuzní fórum pro fanoušky historických počítačů


Právě je 28.03.2024, 20:46

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]




Odeslat nové téma Odpovědět na téma  [ Příspěvků: 7 ] 
Autor Zpráva
 Předmět příspěvku: Sharp a FPGA
PříspěvekNapsal: 28.05.2018, 17:16 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Toto vlakno jsem zalozil, protoze logicky se ted vice Sharpistu bude zajimat o FPGA, teda jesti si nekupuji FPGA od Intelu jen pro emulaci uz hotovych projektu a na hrani her. Jedna se konkretne o projekt https://github.com/MiSTer-devel/Main_MiSTer/wiki . Jestli alespon teoreticky do tohoto projektu zkusime dat nejake Sharpa tak bude potreba o tom diskutovat. Osobne jsem pro Sharp MZ80K, protoze je to praotec vsech Sharpu. Kdyz by se podarilo tam spustit i ten projekt japonsky MZ700 tak by to byl take velky posun vpred. Pak by slo uvazovat casem i o GDG MZ800.

Kluci pres vikend jsem si trosku hral s FPGA. Ted jsem si hral hlavne s CMOD A7. Docela jsem resil hodne problemu. Sice rada z nich neni kriticka ale napisi je aby nekdo dalsi se toho vyvaroval. Je to jinak ztrata casu. A to v radu hodin :-(.

Prvni chyba co jsem udelal bylo ze jsem si nainstaloval novou verzi Vivalo 2018.1 sw od Xilinxe. Dulezita vec pro veci od Digilentu je, ze oni vse maji pro verzi 2016.4. Trivialni veci jdou logicky udelat ale ty verze jsou hodne rodilne. Treba rozjet projekt s Microblaze je problem. V nove verzi se nedari to ani prelozit. Prenesl jsem projekt z Cyclone LP10. To bylo docela snadne. Zajimave co jsem zjistil - preklad ve verzi 2018 trval 140 sekund a ve starsi verzi 2016 jen 40 sekund. Skoro stejny projekt v Intel prostredi jen 25 sekund! Ta rychlost je dulezita pro efektivni vyvoj nejakeho projektu.

U testovani Cmod A7 jsem narazil treba na chybu souboru, ktery popisuje vyvody. Ma prehozene dva vyvody tribarevne ledky a tak to svitilo jinak. Take jsem videl video, kde autor videa si stezuje jak spatne je naprogramovana cast kde se definuji vyvody. V pripade ze je tam nejaka chyba tak vam program nerika spravne misto kde je problem ale ukazuje na uplne jine misto. Je to video https://www.youtube.com/watch?v=F3rxxcz6wgI

Dalsi vec na co jsem prisel bylo zjisteni ze hlavni oscialator neni jak by se mohlo zdat 100 MHz oscilator ale ze tento co je ve schematu neni pripajen na vlastni desce ale pres odpor R80 je tam privedeno 12 MHz z oscilatoru pro USB.

Vivalo 2018 na mne pusobilo ze ma sice moderni vzhled ale ovladani mi prislo ne moc deterministicke. Mam rad pruvodce ktery jde dopredu a ne ze kdyz se neco udela spravne, tak se system vrati k prechazejici akci ktera byla v poradku provedena.

Ted se tesim na vecer ze si poradne podivam na https://www.youtube.com/watch?v=KnRoSdcgBAA


Nahoru
 Profil  
 
 Předmět příspěvku: Re: Sharp a FPGA
PříspěvekNapsal: 29.05.2018, 12:24 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Bohuzel jsem byl zatim schopen z 12 MHz udelat jen 333 MHz a ne tech maximalnich 464 MHz. https://forums.xilinx.com/t5/7-Series-F ... d-p/632504
Takze mam oscilator co dava nabeznou hranu kazdych 3 ns. Ale na tech 333 MHz jde 30 bitovy citac a na vystupu blika dioda. Ono docela rychle "bobtna" pocet hradel s delkou citace :-). Casem zkusim udelat mensi citac a zjistit zda muzu zvysit frekvenci.

Ted muzu uvazovat jak pripojim tu sramku co je na desce. Take pripojim rs232 abych to mohl ovladat. Ta RS232 bude klicova.

Take musim popremyslet na resetu. Je potreba aby to reagovalo na externi reset ale take aby to samo vse resetovalo kdyz jeste neni MMCM lockle. Pripadne aby se to umelo samo zresetovat na prikaz nejakeho vnitrniho obovodu.

pekny odkaz jak nastavovat MMCM je:
This tutorial shows how to create a simple project with a MMCM (Mixed-Mode Clock Manager) using
http://users.wpi.edu/~rjduck/MMCM%20Viv ... erilog.pdf


Nahoru
 Profil  
 
 Předmět příspěvku: Re: Sharp a FPGA
PříspěvekNapsal: 31.05.2018, 19:18 
Offline
Pan Štábní
Uživatelský avatar

Registrován: 13.05.2013, 10:52
Příspěvky: 1669
Bydliště: Mliecna draha
Has thanked: 19 times
Been thanked: 124 times
suksoft píše:
Bohuzel jsem byl zatim schopen z 12 MHz udelat jen 333 MHz a ne tech maximalnich 464 MHz. https://forums.xilinx.com/t5/7-Series-F ... d-p/632504
Takze mam oscilator co dava nabeznou hranu kazdych 3 ns. Ale na tech 333 MHz jde 30 bitovy citac a na vystupu blika dioda. Ono docela rychle "bobtna" pocet hradel s delkou citace :-). Casem zkusim udelat mensi citac a zjistit zda muzu zvysit frekvenci.


A co tym dosiahnes? ta maximalna freq je nepouzitelna pre nieco zlozitejsie. Pri synteze ti v casti analizy vypocita maximalne freq ktore navrh na danom FPGA zvladne. A ked to naprd napises alebo si moc zlozity mozes sa prepadnut aj pod 50Mhz.

a namiesto youtube si kup knihu. Nejake info u mna: Preview by Thumbshots.com

_________________
Amiga 600 + a602, Amiga 600 PCB only, Commodore 64+ZZ-RAM V1.0 512k+C1541(18k RAM)+sd2iec +9.600 Rs232, Commodore 116 + 64k upgrade, ZX 81 ISSUE1 + ZX81XRAM

http://zz-indigo.mavipet.sk/


Nahoru
 Profil  
 
 Předmět příspěvku: Re: Sharp a FPGA
PříspěvekNapsal: 31.05.2018, 19:29 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
Do FPGA to naskládá nějakej router. Je lepší být realista a jít do rezervy, pak je to tam i naskládané s nějakou rezervou funkčnosti.

Líbila se mi víc CPLD, jelikž jsem ta měl všechno v ruce a byl jasný fitting, ale ten byl jen na jednoduché věci.

FPGA jsem dělal ve schematics, protože to byly dobře odladěné knihovny, větší věci v core generátoru.

Pokusy ze začátku s VHDL byly čiré zoufalství, překlady vycházely podstatně hůř.

ps. tímto amatérským způspbem jsem udělal asi 500 CPLD a 20 Spartanů pro dost významné firmy :)

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
 Předmět příspěvku: Re: Sharp a FPGA
PříspěvekNapsal: 31.05.2018, 19:58 
Offline
Pan Generální
Uživatelský avatar

Registrován: 23.03.2014, 20:13
Příspěvky: 2773
Has thanked: 224 times
Been thanked: 601 times
zz_indigo píše:
A ked to naprd napises...

Tak vymysli jak to napsat dobře, takový Z80 na 333 MHz... :S

_________________
Plesnivý sýr z Tesca, zatuchlé kuřecí řízky z Albertu, oslizlé hovězí a myší trus z Lidlu.
Nákup potravinářské inspekce v ČR, říjen 2023.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: Sharp a FPGA
PříspěvekNapsal: 31.05.2018, 20:06 
Offline
Pan Štábní
Uživatelský avatar

Registrován: 06.10.2015, 17:37
Příspěvky: 1554
Bydliště: Praha východ
Has thanked: 11 times
Been thanked: 144 times
zz_indigo píše:
....

a namiesto youtube si kup knihu. Nejake info u mna: Preview by Thumbshots.com


Ta kniha od Poupy, co máš na ní odkaz na WEBu je dobrá. Ale já se VHDL naučil z knihy Digital System Design with VHDL, autor Mark Zwolinski. Přednášel na univerzitě v Southamptonu, kde VHDL učil. Snad učí stále, netuším ... Tu knihu mám v papírové podobě (2.vydání - v 1.vydání jsou chyby, ve 2.jsou chyby opraveny) a také v PDF verzi. PDF verze má 22 MByte. Pokud je zájem, dokážu ji uploadovat na OC FTP.

Mám teda raději CPLD, než FPGA. Jediné co jsem, zatím, udělal do CPLD je 48 bitový synchronní čítač. Nakonec jsem ho ale nepoužil. Vyřešila to ECL logika.
Projekt ve VHDL pro FPGA mám jediný, rozpracovaný, hotový tak do poloviny: realizace HP 9825 do FPGA. Jde to pomalu vpřed. Vázne to především na nedostatku času.

_________________
Hyperinzerce - historické počítače

ComputerAsylum WEB: http://www.computerasylum.co.uk
Twitter: https://twitter.com/COMPUTERASYLUM
Zprávy: https://www.euronews.com/ https://www.aljazeera.com/
Obrázek


Nahoru
 Profil  
 
 Předmět příspěvku: Re: Sharp a FPGA
PříspěvekNapsal: 01.06.2018, 18:06 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Zz_indigo ty tri knizky uz mam dlouho.

Faraone klidne bych veril ze nekdo na FPGA s 667 MHz udela Z80 na 333 MHz. Ale to je jeste hudba budoucnosti. Uz ted se ale vi ze 4bitova ALU funguje na nabezne a sestupne hrane. Kdyz by nekdo popsal Z80 CPU jako je popsana ula v http://www.zxdesign.info/book/ tak to by byl super pocin.

Computerasylum tu knizku nemusis vystavoval. Vsichni maji Google a na nem je to druhy odkaz pri hledani.

Zpet k Sharpovi. Ta rychlost je potrebna, protoze prave ta umozni delat veci realne. Jak asi vsichni vite ze znalostniho testu z Talskeho mlyna,
tak Delay time Gate uvnitr GDG je 2ns. Takze v pripade ze se opravdu podari rozkodovat GDG cip, cemuz verim, tak nejlepsi je to simulovat prave pri rychlosti 500 MHz. Uznavam ze CMOD A7 umi teoreticky jen 464 MHz ale to uz je blizko cili. Jinak existuji treba ZYNQ
https://store.digilentinc.com/zedboard- ... ent-board/ a to umi jeste vetsi rychlost.

Jinak velka frekvence bude umoznovat realne simulovat spravne hrany. Rychle jsem nasel nejaky obrazek http://web.mit.edu/6.111/www/f2017/hand ... /lab1.html . Figure 2 ukazuje ze nabezna hrana je rychlejsi nez dobezna. Ted pri 384 MHz je cas mezi impulsy 2,6 ns. Takze pro emulaci 7400 kde je propagace 9 ns staci dat za sebe 3x FF. Kdyz se spravne zapoji predposledni a posledni latch tak se muze udelat jine casovani pro nabeznou a dobeznou hranu. Je jasne ze pri 384 MHz to jeste neni moc realne ale u 667 MHz to dela peknych 1,5 ns a to uz zacina byt realne.

Takze toto co jsem napsal je priprava na budoucnost az opravdu budeme chtit delat kopii GDG.

Vratim se tomu co mne zajima ted . Pekny clanek je http://ece-research.unm.edu/jimp/vhdl_f ... s/SRAM.pdf. Sice na SMOD A7 to podle vseho nepotrebuji ale je to zajimavy clanek.

Napadla mne myslenka udelat kontrolni modul co by kontroloval zda na signalu neni glitch. Fungovovalo by to uplne trivialne. Kdyz by prisla zmena signalu tak by se muselo nasledujich 32 taktu byt porad stejna uroven signalu, jinak by se vyhlasil poplach. Soucasne by dal za sebou 32x FF a tak bych mel maly log. analyzator a ten bych mohl vycitat pres rs232 (usb). Na Sharpovi neocekavam problemy ale mohlo by se to obecne hodit.

Take bych chtel udelat maly log analyzator ktery by nacital data kazdych 32 ns a ukladal by je to te sram na desce. Mohl by tak nacist az 128K vzorku coz je 4us provozu pocitace. Kdyz to bude dobre napsane tak by se to dalo pouzit k ruznym vecim a hlavne by se dalo rychle predelavat trigger.


Nahoru
 Profil  
 
Zobrazit příspěvky za předchozí:  Seřadit podle  
Odeslat nové téma Odpovědět na téma  [ Příspěvků: 7 ] 

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]


Kdo je online

Uživatelé procházející toto fórum: Žádní registrovaní uživatelé a 9 návštevníků


Nemůžete zakládat nová témata v tomto fóru
Nemůžete odpovídat v tomto fóru
Nemůžete upravovat své příspěvky v tomto fóru
Nemůžete mazat své příspěvky v tomto fóru
Nemůžete přikládat soubory v tomto fóru

Hledat:
Přejít na:  
Založeno na phpBB® Forum Software © phpBB Group
Český překlad – phpBB.cz