Mikes21 píše:
Jak je na tom suksoft se simulaci nevim vubec. A taky skoda, ze se suksoft nedrzi dohodnuteho cislovani souradnic, bunek ani netu. Osobne nemam silu udrzovat 'synchronni' oba pristupy.
Co se tyce cislovani, tak ja pouzivam cislovani jak je definovano je v datasheetu od firmy NEC pro obvod uPD65040, coz je nase GDG. Prave proto mam prave tech 4104 bunek o 27 radcich a 152 sloupcich. Chapu ze ty jsi pouzil jine cislovani a to toleruji. Ohledne tveho modelu tak bych privital funkcni soubor testGDG_mod_exp.txt aby stale byla moznost kontroly obou modelu proti sobe. Kdyz ho vygenerujes rad ho vyzkousim.
Co se tyce rozdilu mezi modely tak ja jsem zavedl dve jine oznaceni a to GREN_out a nRST0. Urcite minimalne ten reset by jsi u sebe mel take oznacit podle datasheetu a podle reality.
Ted jak pokracuji v mem reseni. Vse edituji ve dvouch souborech a to alias.txt a blocks.txt. V prvnim mam aliasy pro cesty a v druhem urcuji jake funkcni bloky patri do modulu. Treti dulezity soubor jsou data.txt od Microlana. Samozrejme existuji pomocne soubory, jako jsou definice vstupu gdg, modulu atd - ty se ale bezne nemeni. Pak spustim program v C# a ten za cca 7s vse spocita, vytvori Verilog soubory z techto vstupu. Pak jen ve Vivado musim udelat syntezu, implementaci a aktualizovat design. Nasledne uz muzu si nechazobrazit cast GDG a premyslet co kam vede a proc.
Ohledne simulace, tak jsem si pro zacatek udelal maly citac (FSM) co v presne definovam okamzitu meni vstupy a tim dela spravne vzruchy. Testoval jsem to hlavne na nJOY a na realnem cipu Artix-7 jsem videl spravne casovani. Protoze ale udelat lepsi generovani signalu by trvalo delsi dobu tak je mozne, ze v budoucnu preskocim tento test a rovnou pripojim FPGA na realnou sbernici a budu testovat zda signal z realneho GDG je stejny jako signal generovany z FPGA. Protoze FPGA neni aktivni v pocitaci tak nemuze nic pokazit.
Ted jsem dokonce umyslne vypnul ve Vivado a ve zdrojacich ILA (hw sonda uvnitr FPGA) abych zrychlil preklad. Jeste par dni stejne budu lustit co se uvnitr GDG deje. Zatim se mi docela dari. I nejake (nepodstatne) novinky jsem zahledl. Rozhodne jsem ale nevidel nic co by nebylo v datasheetu a nejake skryte funkce (info pro Milsu).
Zatim umyslne vynechavam CPU vyvod, to chci jako tresnicku na dortu. Az budu mit neco pres 95% zatrideno tak planuji pripojit k FPGA monitor BENQ co umi i male frekvence a zkusit zda neco zobrazi.
Bohuzel soucasne reseni je, ze mam moduly jen jednourovnove. Ale to asi zmenim na alespon dve urovne nebo dokonce tri. Az bude nekdy cas a chut, tak to asi udelam.
Přihlásit se
Registrovat
OC Wiki 
OC GitHub 
FAQ
Hledat
Je pravda, ze se mi pri simulacich objevila jedna chyba a nevedel jsem, jak na ni prijit. Soucasny stav je takovy, ze IMHO 95% cipu je spravne naroutovano a dava dobre vysledky. Jedna chyba (a dost zavazna) je pri soubehu MREQ a RD. Pri nem se nektere hradla zablokuji do 'zkratu'. Proto jsem chtel stale mit nejake test-benche, aby se mohla jakakoliv uprava overovat v simulatoru.